Kondisi yang dipilih adalah kondisi 4 pada percobaan 1, yaitu:
Rangkaian seperti gambar percobaan 1 (Counter Asyncronous) dengan menggunkan RS flip-flop dan
output 4 bit.
2. Gambar Rangkaian Simulasi [kembali]
Gambar 1.1 Rangkaian Counter Asyncronous Dengan Menggunkan RS flip-flop dan Output 4 Bit
Bila S diberi logika 1 dan R diberi logika 0, maka output Q akan berada
pada logika 0 dan Q not pada logika 1. Bila R diberi logika 1 dan S
diberi logika 0 maka keadaan output akan berubah menjadi Q berada pada
logik 1 dan Q not pada logika 0. Sifat paling penting dari Flip-Flop
adalah bahwa sistem ini dapat menempati salah satu dari dua keadaan
stabil yaitu stabil I diperoleh saat Q = 1 dan Q not = 0, stabil ke II
diperoleh saat Q = 0 dan Q not = 1 .
No comments:
Post a Comment